Die foto’s van Intel’s Arrow Lake -architectuur zijn gepubliceerd, waardoor Intel’s chiplet (tegel) doordrenkt ontwerp in al zijn glorie wordt onthuld. Andreas Schiling op X deelde verschillende afbeeldingen van Arrow Lake van dichtbij en onthulde de lay -out van de individuele tegels van Arrow Lake en de lay -out van de kernen in de rekentegel.
De eerste foto onthult de volledige dobbelsteen van Intel’s desktopkern ultra 200s -serie CPU’s, met de rekentegel aan de bovenkant, de IO -tegel aan de onderkant en de SOC -tegel en GPU -tegels aan de rechterkant. Linksonder en rechtsboven staan twee vulstoffen die zijn ontworpen om structurele stijfheid te bieden.
Een paar hoogtepunten uit de diepe analyse van #Arrowlake door @highyieldyt pic.twitter.com/wfug0xvafe5 mei 2025
De Compute Die is Fabbed op TSMC’s bloedings-edge N3B-knooppunt, met een totale oppervlakte van 117,241 mm². De IO -tegel en SOC -tegel zijn fantastisch op het oudere N6 -knooppunt van TSMC, met de IO -tegel van 24.475 mm vierkante vierkante en de SOC -tegel 86.648 mm vierkant. Alle tegels rusten op een onderliggende basistegel Fabbed op Intel’s 22 Nm Finfet -knooppunt. Arrow Lake is de eerste Intel -architectuur die volledig wordt gefabriceerd met behulp van knooppunten van een concurrent, behalve de basistegel.
De volgende afbeelding toont alle subcomponenten voor de secundaire tegels in Arrow Lake. De I/O Die herbergt de Thunderbolt 4 -controller/display PHY, PCIe Express Buffers/Phys en TBT4 Phys. De SOC -tegel herbergt de displaymotoren, media -engine, meer PCIE -phys, buffers en de DDR5 -geheugencontrollers. De GPU -tegel herbergt vier XE GPU -kernen en een XE LPG (Arc Alchemist) Render Slice.
De uiteindelijke afbeelding pronkt met de nieuwste kernconfiguratie van Intel voor Arrow Lake, die verschilt van eerdere hybride Intel -architecturen. Voor Arrow Lake koos Intel ervoor om de e-cores tussen de P-cores te sandwichen in plaats van ze allemaal in hun eigen cluster te plaatsen, naar verluidt om thermische hotspots te verminderen. Vier van de acht P-cores wonen aan de grenzen van de dobbelsteen met de andere vier die in het midden van de dobbelsteen wonen. De vier e-core clusters (die elk vier cores huisvesten) zijn ingeklemd tussen de buitenste en binnenste P-cores.
Schilling’s Die Shot legt ook de cache-lay-out bloot voor Arrow Lake, bestaande uit 3MB L3-cache per p-core (36 MB in totaal) en 3 MB L2-cache per e-core cluster, met 1,5 MB gedeeld tussen twee kernen rechtstreeks. Een interconnect overbrugt de twee L2 -cache -clusters (en hun bijbehorende kernen) samen, die ook verantwoordelijk zijn voor het aansluiten van elke kerncluster met het ringagent. Een belangrijke upgrade-Intel gemaakt met Arrow Lake is het verbinden van de e-core clusters met L3-cache gedeeld door de P-cores, waardoor de E-cores effectief een L3-cache krijgen.
Arrow Lake is tot nu toe een van de meest complexe architecturen van Intel en de eerste van het bedrijf om een ontwerp in chiplet-stijl naar de desktopmarkt te brengen. Dat gezegd hebbende, de eerste poging van Intel op een op desktop-chiplet gebaseerde concurrent is niet goed ontvangen, vanwege latentiekwesties van de interconnect, die verantwoordelijk is voor het aan elkaar verbinden van alle tegels. Intel probeert het probleem te verhelpen via firmware -updates. Toch kan de huidige implementatie de concurrerende Ryzen 9000 CPU’s (zoals de 9800X3D) van AMD niet raken, noch is het voldoende om zelfs zijn eigen 14e-generatie-processors in gaming te verslaan (zoals de 14900K).
Dat alles gezegd hebbende, zal het verhuizen naar een chiplet -aanpak Intel meer manieren bieden om zijn architecturen op de weg op een efficiëntere manier te optimaliseren. Elke tegel kan onafhankelijk van anderen worden ontwikkeld en worden gebouwd met verschillende knooppunten om de opbrengsten te verbeteren, de ontwikkeling te optimaliseren en de productiekosten te verlagen.
